Publication Number
WO/2025/011798
Publication Date
16.01.2025
International Application No.
PCT/EP2024/062376
International Filing Date
06.05.2024
Title
[German]
VERFAHREN ZUM VERARBEITEN EINES HALBLEITER-WAFERS UND MONTAGESCHABLONE
[English]
METHOD FOR PROCESSING A SEMICONDUCTOR-WAFER AND ASSEMBLY TEMPLATE
[French]
PROCÉDÉ DE TRAITEMENT D'UNE PLAQUETTE À SEMI-CONDUCTEUR ET GABARIT D'ASSEMBLAGE
Applicants **
ROBERT BOSCH GMBH
Postfach 30 02 20
70442 Stuttgart, DE
Inventors **
TOMASCHKO, Jochen
Marksuhler Ring 48
71126 Gaeufelden, DE
PRITSCHOW, Marcus
Liststrasse 8
72622 Nuertingen, DE
SCHULER, Raphael
Gartenstrasse 48
72074 Tuebingen, DE
Priority Data
102023206603.3
12.07.2023
DE
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Application details
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Abstract
[German]
Die Erfindung betrifft ein Verfahren zum Verarbeiten eines Wafers (100) mit einem Bereitstellen des Wafers mit Strukturen für eine Mehrzahl von Chips (120) und einer ersten Oberfläche und einer der ersten Oberfläche gegenüberliegenden zweiten Oberfläche, einem Bereitstellen einer Schablone (300) mit einem Boden (320) und darauf angeordneten ein oder mehreren Tragestrukturen (310), einem Vereinzeln des Wafers in die Chips, wobei jeder Chip eine zu schützende Oberfläche (122b) aufweist, einem Entnehmen der Chips aus dem Wafer, einem Platzieren zumindest eines Teils der entnommenen Chips auf der einen oder den mehreren Tragestrukturen der Schablone um eine gewünschte Anordnung der platzierten Chips zu erreichen derart, dass die zu schützenden Oberflächen zum Boden der Schablone hin gerichtet sind und nicht mit der einen oder den mehreren Tragestrukturen in direktem Kontakt stehen, und einem anschließendes Verbinden der platzierten Chips mit einem gemeinsamen Bauelement, wobei die Anordnung der platzierten Chips zueinander erhalten bleibt.
[English]
The invention relates to a method for processing a wafer (100) comprising: providing the wafer with structures for a plurality of chips (120) and a first surface and a second surface opposite the first surface; providing a template (300) with a base (320) and one or more support structures (310) arranged thereon; separating the wafer into chips, wherein each chip has a surface (122b) to be protected; removing the chips from the wafer; placing at least some of the removed chips on the one or more support structures of the template in order to achieve a desired arrangement of the placed chips, such that the surfaces to be protected are oriented towards the base of the template and are not in direct contact with the one or more support structures; and, subsequently connecting the placed chips to a common component, wherein the arrangement of the placed chips relative to one another is maintained.
[French]
L'invention concerne un procédé de traitement d'une plaquette (100) consistant à : doter la plaquette de structures pour une pluralité de puces (120) et d'une première surface et d'une seconde surface opposée à la première surface ; doter un gabarit (300) d'une base (320) et d'une ou plusieurs structures de support (310) disposées sur celle-ci ; séparer la plaquette en puces, chaque puce ayant une surface (122b) à protéger ; retirer les puces de la plaquette ; placer au moins certaines des puces retirées sur les une ou plusieurs structures de support du gabarit afin d'obtenir un agencement souhaité des puces placées, de telle sorte que les surfaces à protéger sont orientées vers la base du gabarit et ne sont pas en contact direct avec les une ou plusieurs structures de support ; et, ensuite, connecter les puces placées à un composant commun, l'agencement des puces placées les unes par rapport aux autres étant maintenu.